金贵的时钟

来源:一博科技 时间:2014-12-22 类别:微信自媒体
作者:陈德恒 一博科技高速先生团队  
本文由一博科技自媒体“看得懂的高速设计”出品


    “布线空间太小啦,内层走不下了,我走一些线去表底层吧。”
    “不行,这个产品要过EMC检测的。”
    “你看板子上已经密密麻麻都是线,好多都做到2W了,这还没绕线呢,实在不行要加到八层板了!”
    “呃•••好吧,那走一些去表底层吧,但是一定要保证时钟信号和DQS信号走内层,间距一定要做到3W以上,四面要包地,包地线地孔间距不能大于100mil••••••”
      “•••••• ”
      以上的对话大家应该都碰到过吧?确实在大量的工程实践中,时钟信号是最容易出问题的。特别是在过EMC的时候,只要有问题,第一反应就是时钟。
那除去时钟信号本身在系统中占的重要地位之外,到底是什么让时钟信号如此的金贵呢?

      有一种说法是时钟信号的上升沿会比数据信号陡,事实是这样的吗?


      让我们来看一下MT41J256M16V80A颗粒的情况,蓝色的是DQS信号,红色是DQ信号。两条曲线完全就是重合的啊,看来时钟信号的上升沿并不比数据信号的陡嘛。
      那么问题出在哪儿呢?
      我们知道,时钟信号是一个脉冲信号,而数据信号是伪随机码。在较长的时间轴上他们表现出来的形态是这样子的:

      “时钟信号的上升下降沿比数据信号的多!所以它的干扰大。”


好吧,可以这样解释。但是“高速先生”是不会只满足于给出一个这样的结论的。

      让我们把视角从时域转移到频域。将时钟信号和数据信号做傅里叶变换后:


      是的,数据信号的频谱均匀分布在5倍带宽的频带上,而时钟信号的频谱则集中在信号的倍频处。
      连续的几米高的浪花可以用来冲浪,而突然的一个十几米的浪,可就是海啸了。
      嗨,为了让这金贵的时钟不要酿成海啸,“攻城狮”们只能跟他拼了。
上一篇:论层叠设计的重要性下一篇:不是所有DDR3都可以用Fly by结构

文章标签

案例分享 Cadence等长差分层叠设计串扰 串行 DDR | DDR3DFM 电阻电源Fly ByEMC反射高速板材 HDIIPC-D-356APCB设计误区PCB设计技巧 SERDES与CDR S参数 时序射频 拓扑和端接 微带线 信号传输 Allegro 17.2 小工具 阻抗


线路板生产

热门文章

典型案例