DDX,DDR2,DDR3时序设计系列之derating

来源:一博科技 时间:2015-7-13 类别:微信自媒体

作者:王萍 一博科技高速先生团队队员     DDR设计序列文章

时序一直都是相对复杂的,而DDR2DDR3时序设计时还有个叫derating的东西,晕!什么是derating呢?简而言之就是对建立保持时间基准值的修正。以DDR3信号为例,在JEDEC规范中规定了一个建立保持时间的基准值(图1),还有就是derating值(图2),两者之和就是所需的建立保持时间。


图1


图2


由图2表格中可以看到derating的取值是与data,strobe的slew rate有关,还和判断门限有关的。这个怎么理解呢?


图3


如图3,建立时间等于TDS-ref(在ref处的建立时间)减去Trise(Vref到VIH AC的时间)。规范中的基准值是预减去了这个Trise的,这个预减去的值是特定slew rate为1V/ns时的值,若判断门限是AC175,则预减去175ps。请再看图2,当slew rate等于1V/ns时,derating为0,不需要调整;当slew rate大于1V/ns(更快)时,从Vref到Vih(ac)所需的时间就少,预减多了,要补回来,所以取值为正;当slew rate小于1V/ns(更慢)时就预减少了,所以取值为负。从图2中的取值关系推导出取值公式为Derating @AC175 = 175ps - 175mV/SR,大家可以代入计算一下试试。如果判断门限是AC150或其他都可以套用。而保持时间是DC门限,其公式为Derating @DC100 = 100ps - 100mV/SR。

下图是1600Mbps的DDR3信号,判断门限AC150,跑出来的波形一量5V/ns。JEDEC的derating表最大到2v/ns,咋办?


图4


简单,可以用上面的公式计算出derating值,但上述公式只适用于>1v/ns的情况。然后和基准值相加得到总的建立保持时间,如下表,总共所需的建立保持时间的总和是255ps。这样就可以准确的估算时序裕量了。



当我们的上升沿,下降沿单调性差时,我们该如何确定slew rate呢?JEDEC规范中定义了normal slew rate和tangent slew rate,如图5,图6。



 高速先生微信图

 

上一篇:论层叠设计的重要性下一篇:IPC-D-356A文件的重要性(下)

文章标签

案例分享 Cadence等长差分层叠设计串扰 串行 DDR | DDR3DFM 电阻电源Fly ByEMC反射高速板材 HDIIPC-D-356APCB设计误区PCB设计技巧 SERDES与CDR S参数 时序射频 拓扑和端接 微带线 信号传输 Allegro 17.2 小工具 阻抗


线路板生产

热门文章

典型案例