阻抗控制与层叠设计的几个层次

来源:一博自媒体 时间:2016-7-6 类别:微信自媒体

​文 | 吴均  一博科技高速先生团队队长   层叠设计序列文章

 

说起阻抗控制,很多人都是一脸的轻描淡写:这么简单,我刚入行就会了。在深入了解行业在设计中进行阻抗控制的方法之后,我总结了4个层次。


第0层次,不进行阻抗控制。也分两种,一种是设计不属于高速范畴,不需要控制阻抗;一种是到了高速范畴,却不知道需要控制阻抗,导致设计出问题。之前的话题有提过现在的一个设计趋势是低频的电路,呈现高速的问题,也会导致部分设计工程师忽略了阻抗控制。


第1层次,提供阻抗要求,让工厂来进行层叠设计。到了这一层次,设计工程师具备了高速电路的知识,也知道了阻抗控制的必要性。但是觉得自己计算阻抗和层叠比较繁琐,并且就算设计阶段做了阻抗计算,反正到板厂还是要调整的。所以就偷懒,只提供如下图(1)所示的阻抗需求表,然后依赖板厂来做层叠设计。
 


图1、阻抗需求表

这样做的缺点是放弃了层叠设计。有的工程师会反对说,我的设计文件本来就有层叠信息哈,板厂不可能把我的层叠顺序搞反的。如图(2),这是一个12层板的层叠,确实板厂会按照这个顺序来进行层叠,不会搞错。

(至于为什么叠出双带线走线以及4个平面层连在一起,我们会在后面的12层板叠层详解章节进行讨论)
 


图2、 12层板层叠示意


图2所示的层叠方案,其实有很多需要注意的细节,比如:双带线结构的Signal层需要拉大距离,中间连续4个平面层,也要拉大两个Power层之间的距离,减小Ground到Power的距离,等等。这些细节没有控制好,就像第一章说的,产品的“先天”质量就存在问题,需要后面花费更多的时间和成本来进行改进。


所以:板厂只是板厂,他们会帮着控制阻抗,但是层叠是设计工程师自己的事情,需要重视!


第2层次,同时提供阻抗要求和层叠设计表格,如图(3)所示:(阻抗表同图1)
 


图2、层叠设计表格


在提供图1的阻抗表的同时,提供详细的层叠设计表格,指明层叠顺序的同时,把各层的大致厚度都标注出来。板厂虽然最后一定会调整,但是会在我们指定范围之内做微调。

达到这个层次,需要设计工程师对板厂的加工流程,板材的大致特性及数据有一定的了解。顺便说一下,一博科技的PCB设计工程师,提交Gerber的时候,都会同时提供阻抗表与层叠表。我们从入职开始,就持续的培训阻抗控制技巧,参观PCB制板厂,了解加工流程。

 

上一篇:高速信号编码之8B/10B下一篇:论层叠设计的重要性

文章标签

案例分享 Cadence等长差分层叠设计串扰 串行 DDR | DDR3DFM 电阻电源Fly ByEMC反射高速板材 HDIIPC-D-356APCB设计误区PCB设计技巧 SERDES与CDR S参数 时序射频 拓扑和端接 微带线 信号传输 Allegro 17.2 小工具 阻抗


线路板生产

热门文章

典型案例