层叠设计与串扰控制

来源:一博自媒体 时间:2016-7-20 类别:微信自媒体

文 | bruce   一博科技高速先生团队队长   层叠设计序列文章

1、 层叠设计与同层串扰

很多时候,串扰超标的根源就来自于层叠设计。也就是我们第一篇文章说的设计上先天不足,后面纠正起来会比较困难。

讲到层叠对串扰的影响,这里有另一张图片,和上文提到的参考平面的图片一脉相承。我们能看到,层间距离H是影响串扰的关键因素。当D=3H的时候,不考虑K的话,串扰大约在10%左右。这也是所谓3H原则的由来吧,我们在了解串扰之后,就需要把3W原则改为3H原则了。
 


从上图还可以留意到,如果要减小串扰的话,可以减小H或者增大D。只不过H太小,为了控制阻抗,线宽也会相应变小,增大加工难度,或者增加了导体损耗。而增大D,当然会受到布线空间的约束。所以我们一直提倡的,PCB设计是权衡的艺术,而权衡的技巧,就来自于对理论的深入理解,以及适当的工程量化能力。
 

2、层叠设计与层间串扰


提到权衡,就必须讲一下现在各种规则里面提的比较多的双带线,也就是Dualstripline结构。各大公司对Dualstripline的设计都会制定非常详细的设计规则。

以Intel的Purley平台规则为例,为了降低成本,双带线结构经常被采用,要注意层间串扰。推荐的层叠可以看到,L2~L5之间构成双带线结构,L3和L4之间的距离是10mil,而L2到L3以及L4到L5是3mil,从层叠的源头来控制层间串扰。

具体的设计建议中,还提出用30度夹角来规避双带线结构层间串扰的方法。以及使用Jogging的方式来平衡串扰。下图就是我们针对这些不同的走线方式做的测试板。

 
一直关注高速先生的朋友,都知道我们经常会做一些测试板来验证各种走线细节的差异。我们通过验证分析,比较有把握的结论都已经陆续在研讨会Paper以及高速先生的文章中进行分享。还有一些结论,要么是我们也还有困惑,要么就是结论还不够充分,我们还会继续深入研究。双带线的30度夹角以及Jogging走线就属于我们认为还不够充分,也还有些疑惑的Item。所以这次就不公开发表结论了

感兴趣的朋友,或者想和高速先生一起来分析的朋友,可以在关注高速先生微信公众号(搜索:高速先生),并在后台留下具体的联系方式(姓名、公司、Email、电话等信息),我们可以把阶段性的研究成果单独发给你们,大家一起来看看现在的结论有没有问题,下一步该往哪个方向研究。

Anyway,双带线的层间串扰是业内都关心的问题,这样的结构,层叠设计非常重要,从一开始就要做好规划。

 

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