高速先生成员--黄刚

做多了高速信号链路的设计和仿真后，不管协议的林林总总，从结构上分，无非就是两类：要么就是纯板内的高速信号，例如板内的芯片到芯片的高速链路；要么就跨板信号，也就是收发芯片在两个不同的PCB板上，高速信号需要跨板连接。又或许是同一个高速协议的信号，也可能一块PCB板走完和分两块不同的板去走。

例如大家比较熟悉的PCIE5.0信号，总的损耗要求是36dB。我们看到的大多数的应用场景都是主板+金手指卡的系统，协议对这两部分的损耗也有明确的要求，所以从这个角度来说，这种跨板的链路，损耗是很好分的。

插入损耗可以通过两个板子单独来量化，那回波损耗呢？同样也能单独每块板子来定义吗？还是以上面的PCIE协议来举例，一般来说协议会定义通道的回波损耗大概会在8到10dB的样子。按照插入损耗的逻辑，是不是就意味着如果主板和金手指板卡两块板的回波损耗都做到10dB之后，合起来使用的通道回波损耗也一定能在10dB呢？

又到了举个栗子的时候了！我们首先营造出两个具有一定值回波损耗的PCB板，就叫它PCB板1和PCB板2吧。

Case1：PCB板1和PCB板2都有一个110欧姆的突变点。

两块板的阻抗曲线如下，链路中间均有一个110欧姆左右的阻抗突变点，如下所示：

这时候两块板子单独的回波损耗均为：17dB@25GHz。

那么如果把这两个板子级联在一起，从全链路的阻抗曲线看，就是有两个110欧姆的阻抗突变点了：

那么大家猜猜这个级联之后的链路回波损耗还会是17dB吗？

噔的一声，结果出来了，上述两个17dB的板子级联的话，回波损耗居然只有11dB！！！

那大家可能忍不住又要问了，你这个是因为两块板子都各有一个110欧姆的阻抗高点，两个突变点都是大于100欧姆的同方向突变点，如果是一块板110欧姆突变点，另外一块板90欧姆突变点的话，会不会有一种互相补充的效果呢？可能就立马会好了哦！

所以case2的示意图就像下面这样了：

从TDR阻抗来看，两块板子的阻抗曲线如下：板子1-110欧姆，板子2-90欧姆。

从单独每块板子的回波损耗结果看是这样的：板子1-17dB，板子2-16dB。

又是验证大家想法的时候了，一个110欧姆，一个90欧姆的反向阻抗突变点，两块板子级联后的回波损耗到底会不会变好呢？首先我们还是来看看级联后的全链路阻抗，能够清楚的看到这两个突变点。

回波损耗到底怎么样呢？时间关系不卖关子了，直接看下图！

额，感觉比两个同向的110欧姆阻抗突变点级联还差？？？从验证结果上看起来至少不比它好。

行吧行吧，简单总结下哈。遇到这种两块以上板子去配合使用的场景，插入损耗或许可以直接相加得到总数，但是回波损耗是万万不能的。那么对设计和仿真端的朋友有什么启发呢？首先当然就是链路的阻抗优化和匹配很重要，然后就是对于回波损耗指标的分配，绝对不能以开头所说的那样，总的回波损耗要求做到15dB，那我们分到每块板只要都做到15dB就够了，这种思想很危险，而且是错误的哈！另外再深入一下，如果我们只做这个系统里面的一块板子，哪怕是别人告诉你，他做的另外一块板子回波损耗能做到15dB，你也不要掉以轻心，最好你还是把你自己这块板子的指标严格要求到20dB以下，这样和别人的板子配合起来可能总链路的回波损耗才做到15dB哦，是不是顿时就感觉压力很大呢，就好像下图这个情况一样被动了。

问题：如果是你们的产品，只是系统里面的其中一块板子，那么插入损耗和回波损耗怎么去定呢？高速先生想听听大家不同的处理方案！