先进制程走到3nm、2nm，单片大芯片的流片成本已经高到离谱，良率还往下掉。行业给出的解法是Chiplet——把大芯片拆成若干功能芯粒，各自用最适合的工艺做，再封装在一起。这套架构能不能跑通，全看D2D（Die-to-Die）互连技术。

D2D就是封装内部芯粒之间的通信通道。跟咱们熟悉的PCIe、以太网完全不是一回事——那些是板级或机箱级别的长距互连，D2D只跑5~20mm，在封装基板上完成数据传输。

D2D和传统互连到底差在哪？

传统SerDes方案跑长链路，需要复杂的编解码、时钟同步、信号均衡，功耗和时延都高。D2D针对封装内的短距场景，完全不用这套打法：

• 传输距离短，没有长距损耗压力

• 省掉复杂SerDes架构，时延压到纳秒级

• 靠微凸点阵列并行推数据，带宽密度吊打传统接口

• 功耗能降到亚pJ/bit级别

• 针对封装走线的微小skew和串扰做专项优化

两条技术路线，选哪个？

目前行业所有D2D方案，归根到底就是两条路。

第一条是并行源同步，代表是BoW（OCP开源）、Intel AIB、OpenHBI。核心思路是“低速多线、并行堆叠”，不走SerDes，靠大量单端数据线+同步时钟硬堆带宽。优点是时延极低、功耗极小，普通有机封装就能跑；缺点是Bump消耗大，并行通道的skew管控难度高，基本只能自家芯粒配对用。适合自研AI芯片。

第二条是高速串行，代表就是UCIe。沿用差分SerDes架构，配套完整协议栈，兼容PCIe/CXL，主打跨厂商互通。优点是协议成熟、生态完善，谁家芯粒都能接；缺点是多了编解码和SerDes功耗，时延也比并行方案略高。适合多厂商异构集成。

工程上真正头疼的问题

并行方案最麻烦的是时序skew——几百条单端并行线，走线长度、介质厚度、Bump寄生差异一累积，时序偏移就会导致采样错误。加上大规模信号同时翻转产生的SSN同步开关噪声，电源干扰严重，得靠DBI编码来救。

串行方案这边，高频信号完整性是主要矛盾。损耗、串扰、阻抗不连续、谐振失真，一个都不能忽略。还得适配PCIe/CXL协议栈，链路训练和均衡调试的复杂度远高于纯PHY层方案。

选型建议（工程落地版）

• 自研AI加速器、内部芯粒拆分→BoW，低时延低功耗，成本可控

• 多厂商异构芯粒集成→UCIe，通用性强，生态兼容性好

• Intel体系内自研→AIB，工艺成熟，量产稳

趋势方向

并行路线在优化skew和Bump效率，串行路线在往下压SerDes功耗和时延。光电融合D2D、混合键合超短距互连也在逐步落地，进一步突破电互连的带宽天花板。

最后说句实在话

无论走哪条D2D路线，封装基板上的高速信号完整性都是绕不过去的坎。走线阻抗怎么控、skew怎么匹配、SSN噪声怎么隔离，这些直接决定了芯粒能不能稳定跑起来。

一博PCB板厂在封装级基板和高频高速PCB领域有多年积累，无论是并行路线的等长匹配与skew管控，还是串行路线的阻抗连续性与损耗控制，都能提供从仿真到量产的完整支持。如果大家在Chiplet方案的PCB/基板设计上遇到信号完整性难题，欢迎来交流。

特别声明：本文部分内容由AI生成，仅为行业技术参考，不构成专业商用指导与投资依据。