导语

AI 大模型训练、超算集群、高速存储阵列 —— 这些场景把设备之间的数据搬运需求推到了前所未有的高度。单张算力卡的数据吞吐已经按百 GB/s 计算，多卡、多节点集群跑起来，总线带宽稍微跟不上，整机算力就卡在互连这一环。作为电子设备最主流的高速串行总线，PCIe 这些年一直守着 "一代翻一倍" 的规矩往前走：2025 年 6 月，PCIe 7.0 规范正式发布，PCI-SIG 随即启动 8.0 的规划，按路线图，8.0 预计 2028 年前后定稿。

一、先看参数：7.0 和 8.0 差在哪

翻译成大白话：8.0 把速率再翻一倍，单通道 256GT/s，x16 配置下双向带宽突破 1TB/s，是 6.0 的 4 倍、5.0 的 8 倍。编码方案延续自 6.0 以来的 PAM4+Flit 路线，但针对前向纠错（FEC）做了优化 —— 高速率下怎么在 "纠错能力" 和 "传输延迟" 之间找平衡，是 8.0 重点打磨的地方。顺带说一句，PCIe 这几年基本是三年一代：5.0 在 2019 年、6.0 在 2022 年、7.0 在 2025 年相继落地，8.0 延续这个节奏。

二、从 7.0 到 8.0，行业在往哪几个方向走

1. 带宽是硬刚需，且越来越硬。 千亿参数大模型训练、分布式超算、4K/8K 实时处理、高速 NVMe 阵列…… 场景端对带宽的胃口还在变大。7.0 的 512GB/s 能覆盖大部分中高端设备，但 8.0 的 1TB/s 才是超算中心和 AI 超级集群真正想要的东西 —— 多设备同时抢带宽时，这 1TB/s 就是解决拥堵的底气。

2. 拼的不只是速度，而是高速下的稳定性。 PAM4 和 Flit 这套底子保留，8.0 把功夫花在链路训练、信号均衡、动态流量控制上，让链路能自适应 PCB、铜缆、光纤等不同介质的损耗特性；重传和纠错逻辑也重新调过，目的只有一个：256GT/s 下别让误码率失控。

3. 功耗这笔账越来越重。 速率翻倍，芯片动态功耗跟着涨，高密度部署最怕的就是过热。8.0 在 PHY 架构、电源管理、动态速率调节上做文章，目标是带宽翻倍的同时把单位带宽功耗压下来，让高密度服务器和嵌入式场景装得下。

4. 传输介质越走越宽。 7.0 已经把芯片、PCB、连接器、短距光纤串了起来，8.0 继续往长链路、混合介质的方向推，配合新型连接器和去嵌入误差校准，向工业互连、车载算力、边缘超算这些特殊场景延伸。

5. 生态是一点点长出来的。 向下兼容一直是 PCIe 的护城河，8.0 照样兼容历代硬件，存量设备不至于推倒重来；与此同时，Retimer、Redriver、高速 Switch 这些配套芯片跟着换代，标准才能从纸面落到产线。

三、真正难啃的硬骨头

1. 信号完整性，第一道坎。 256GT/s 下信号波长更短，衰减、串扰、相位偏移、电磁干扰全部几何级放大。普通板材在超高速率下损耗和色散都压不住，相邻走线的串扰靠常规屏蔽也消不掉，链路一弯折、接口一偏差，误码率就上来了。长距离传输时信号衰减尤其要命，这也是 8.0 在超算长链路布线上的最大限制。

2. PHY 设计，速度和功耗打架。 256GT/s 的调制解调对电路精度要求极高，晶体管开关频率大幅提升，设计容错率极低；同时速率翻倍直接推高动态功耗，高密度部署下过热降频几乎必然发生。怎么在保证信号精度的前提下把功耗和发热控住，是芯片设计最头疼的部分。

3. 纠错与均衡，迟了不行，弱了也不行。 PAM4 的信号层级多、识别难度高，符号错误概率天然比 NRZ 高。沿用 7.0 的 FEC 和均衡算法到 8.0 不够用：纠错加码，延迟上去了，违背低延迟初衷；纠错放松，误码率又超标。不同介质的损耗特性差异还很大，自适应训练和动态均衡算法要重新研发，软硬件一起适配，难度不小。

4. 兼容性和高性能，天然矛盾。 全版本向下兼容是设计原则，但 PCIe 5.0 及更早的硬件，信号规范、功耗架构和 8.0 差着好几个代际。为了兼容，芯片要在电路、协议、调度上做大量额外工作，成本上去了，还可能拖累高速模式发挥 ——"兼容降性能" 是协议设计层面绕不开的取舍。

5. 测试验证，先有仪器才有量产。 传统总线测试设备测不了 256GT/s 的信号检测、误码分析和稳定性验证，高精度测试仪器、去嵌入校准技术都得重做。适配 8.0 的板材、连接器、线缆、配套芯片供应链还没成熟，一致性测试和兼容性测试的场景又多，覆盖率很难一步到位 —— 这些都是拖慢产业化的现实问题。

四、行业在怎么解这些题

信号完整性靠材料和时间打磨：超低损耗高频板材、精细化阻抗匹配、分层屏蔽布线，长链路再用 Retimer 做信号再生。PHY 和功耗靠制程：3nm 及以下先进工艺配合动态电源管理、速率自适应，让功耗和性能动态平衡。纠错与延迟的矛盾，方向是轻量化 FEC 算法加实时链路均衡。兼容性则走分层协议适配 —— 高速模式和兼容模式分开处理，性能与适配两头兼顾。

五、一博科技：把高速互连从图纸做到板卡

对一博科技来说，PCIe 每翻一代，意味着手里的设计规范、板材选型和仿真模型都要跟着重做一遍。这家从 2003 年就专注高速 PCB 设计与信号完整性仿真的企业，2022 年登陆创业板（股票代码 301366），如今已形成高速 PCB 设计、SI/PI 仿真、PCB 制板、元器件供应、PCBA 焊接组装、性能测试的一站式硬件创新平台，客户覆盖网络通信、工业控制、集成电路、人工智能、医疗电子、智慧交通、航空航天等行业。

特别声明：本文部分内容由AI生成，仅为行业技术参考，不构成专业商用指导与投资依据。

落到 PCIe 7.0/8.0 这个课题上，功夫主要在四件事上：

一是设计端。128GT/s 以上速率，差分对等长、层叠结构、阻抗匹配、串扰控制的每一环都容不得马虎。高速背板、高密度 HDI、大容量存储、封装基板、高速测试夹具这些方向的研发设计与仿真，是一博科技的老本行。

二是材料与工艺端。速率越高，板材损耗等级和制造工艺的窗口越窄。从板材选型到阻焊、表面处理、钻孔精度，每一步都要为信号完整性服务，制板环节直接决定设计能不能落地。

三是仿真验证端。SI/PI 仿真在超高速场景下几乎成了必经环节 —— 设计阶段把眼图、串扰、电源完整性算清楚，比打样后返工省得多。

四是制造与交付端。公司珠海基地聚焦下一代服务器、算力卡、光模块等 AI 相关复杂 PCB 的生产，面向高多层、高速、高阶 HDI 的批量产线也在扩建中；截至 2026 年 5 月，受益于 AI 算力需求拉动，公司 PCB 销售签单同比增长超过 120%。设计、制板、贴装、测试全链条打通，让客户从一块板卡的想法到量产成品，不必在不同供应商之间来回折腾。

结语

PCIe 8.0 的落地不会一蹴而就：标准、生态、产能，每一环都需要产业链协同推进。对板卡层面的设计制造来说，与其追着代际参数跑，不如把信号完整性、材料工艺、仿真验证这些基本功做扎实 ——1TB/s 时代，给认真做板的人留的是一张更宽的入场券。