聊点硬核的。PCI-SIG 今年 6 月把 PCIe 7.0 最终规范发了，这代升级有多猛？x16 插槽跑到 128 GT/s，双向带宽干到 512 GB/s—— 上一代 PCIe 6.0 才 64 GT/s，直接翻了一倍。

可能有人觉得不就是个接口标准吗，跟我有啥关系？关系大了。

现在 AI 训练动不动就几千张卡堆一起，GPU 之间传数据的瓶颈早就不在算力本身，而在 "路够不够宽"。PCIe 7.0 把这条路直接拓宽一倍，意味着多卡集群里数据交换更快，训练等待时间更短，说白了就是 —— 同样的硬件，跑模型更快了。

这代几个关键变化值得说：

🔹 PAM4 信号继续用，四电平调制在单条通道里塞更多数据，信号效率比老的 NRZ 高不少 

🔹 Flit 编码模式，数据包打包更紧凑，协议开销降下来了 

🔹 功耗没跟着带宽一起暴涨，架构层面做了优化，高能效不是空话 

🔹 向后兼容保住了，老卡插新板、新卡插老板都能用，不用一次性全换

应用端其实已经在等它了：800G 网卡、AI 加速卡、高性能计算集群，甚至自动驾驶和航空电子里的传感器数据洪流，都需要更粗的 "管道"。量子计算的经典控制接口也盯上了这个带宽。

回头看一眼 PCIe 的进化史，挺有意思的，2003 年 PCIe 1.0 才 2.5 GT/s，到 2025 年的 7.0 已经 128 GT/s，22 年翻了 50 倍。基本保持着 "每三年带宽翻倍" 的节奏，比摩尔定律还稳。

而且 PCI-SIG 已经在画 PCIe 8.0 的饼了，目标 256 GT/s，x16 双向破 1 TB/s。这个迭代速度，只能说带宽永远不够用。

对普通消费者来说，PCIe 7.0 的产品真正普及还得等个两三年，但对数据中心和 AI 基础设施来说，这就是接下来几年的底层基建升级。

高速标准落地，离不开底层 PCB 制造的硬实力

PCIe 7.0 把单通道速率推到 128 GT/s，带宽翻倍的背后，是对 PCB 基板最直接的考验 —— 信号速率越高，板材损耗、阻抗精度、过孔设计、层间对齐任何一个环节掉链子，整条链路的眼图就会塌。

这也是为什么高速互联标准的每一次升级，最终都要落到 PCB 制造工艺的迭代上。

一博科技珠海板厂（占地 4.5 万㎡）目前专注高多层、高速及高阶 HDI 制造，已具备 132 层 PCB、10 阶 HDI、20 层 Anylayer 的批量生产能力，七次高精度压合配合 ±5% 阻抗控制，正是为 AI 服务器、高速交换、光模块 PCBA 这类对信号完整性要求极致的场景准备的。PCIe 7.0 时代的服务器主板和加速卡，需要的正是这种能把 128 GT/s 信号稳稳跑通的底层制造能力。

标准在前面开路，制造在后面托底 —— 这才是高速互联技术真正落地的完整链路。

特别声明：本文部分内容由AI生成，仅为行业技术参考，不构成专业商用指导与投资依据。